Ｄｃ−ｄｃコンバータを有する集積回路

专利摘要:
ＤＣ−ＤＣコンバータで用いられる集積回路（１０）であり、前記ＤＣ−ＤＣコンバータで用いられていない時に、静電気放電によるダメージから保護される。前記集積回路は、制御回路（１１）と、前記集積回路（１０）の第１及び第２の端子（１０ａ，ｂ）間に結合されたスイッチングトランジスタ（１２，２０）と、を含む。ＤＣ−ＤＣ変換の間、前記制御回路は前記スイッチングトランジスタの周期的なスイッチングを制御する。前記集積回路（１０）は、さらに、静電気放電（ＥＳＤ）保護回路を備える。それは、前記集積回路（１０）の端子（１０ａ，ｂ）間の入力と、検出トランジスタ（１６４）に結合された出力と、を有するハイパスフィルタ回路（１６０，１６２）を有する。前記検出トランジスタ（１６４）は、チャージャブル回路（１７）を充電する。前記検出トランジスタ（１６４）と前記チャージャブル回路（１７）との間のノードに基づいて、前記スイッチングトランジスタ（１２，２０）は、前記検出トランジスタ（１６４）が導電性になるとき、導電性にされる。ハイパスフィルタ回路（１６０，１６２）を用いることにより、前記ＥＳＤ保護回路は通常の使用外で機能させられる。前記ＤＣ−ＤＣコンバータが複数のスイッチングトランジスタを含むとき、全ては、好ましくはＥＳＤの検出次第導電性にされる。
公开号:JP2011507477A
申请号:JP2010538773
申请日:2008-12-19
公开日:2011-03-03
发明作者:ディーパク、ハヤナナ；ヨルホス、クリストフォラウ
申请人:エスティー‐エリクソン、ソシエテ、アノニム；
IPC主号:H02M3-155

专利说明:

[0001] 本発明は、ＤＣ−ＤＣコンバータ回路を備える集積回路に関する。]
背景技術

[0002] ＤＣ−ＤＣコンバータは、集積回路内の回路が特殊な電源電圧を必要とするときに用いられ得る。ＤＣ−ＤＣコンバータはインダクタとトランジスタスイッチを用い、インダクタを一時的に異なる電源端子に接続すると共にそこから切断し、特殊な電源電圧を生成する。ＤＣ−ＤＣコンバータのトランジスタスイッチは、ＤＣ−ＤＣコンバータの制御回路と共に、集積回路に集積化され得る。ＤＣ−ＤＣコンバータの全ての回路が集積化される必要はない。多くの場合、ＤＣ−ＤＣコンバータのインダクタは集積回路の外部の個別部品である。]
[0003] 米国特許第６，０２８，７５５号はＤＣ−ＤＣコンバータの一例を開示する。このコンバータは、インダクタの一方の端子と接地との間に結合された第１のトランジスタスイッチと、その一方の端子と電源入力との間に結合された第２のトランジスタスイッチと、を備える。]
[0004] さらに、コンバータは、トランジスタスイッチのゲートに結合された出力を有する、制御回路を備える。この制御回路は、スイッチがオン及びオフに切り替えられる時点を制御することにより、出力電圧を調整する。さらに、制御回路は、ＤＣ−ＤＣコンバータのキャパシタの過電圧保護を提供する。]
[0005] 入力及び出力電圧の分圧された低いバージョンを基準電圧と比較し、そして、トランジスタスイッチを導電性にして、過電圧の場合に電源をショートする回路が提供される。]
[0006] 米国特許第４，６７２，３０３号は、過電圧保護回路を有するＤＣ−ＤＣコンバータを同様に示す。ここに、出力電圧の分圧された低いバージョンは、基準電圧と比較され、そして、過電圧の場合に電源をショートするのに用いられる。]
[0007] ＤＣ−ＤＣコンバータのトランジスタスイッチは、多量の電流を通さなければならない。その結果、集積回路のかなりの回路面積を占めるトランジスタスイッチが用いられなければならない。この問題は、トランジスタスイッチが集積回路の出力端子に接続されるという事実によって悪化させられる。このことは、集積回路の輸送と取り扱いの間、それが回路に搭載される前に、静電気放電（ＥＳＤ）によるダメージから保護する目的で、特殊な、大きい面積のトランジスタが用いられなければならないことを意味する。]
[0008] 特に、ＤＣ−ＤＣコンバータの回路に必要とされる集積回路の面積を削減することが目的である。]
[0009] 請求項１の集積回路が提供される。ここに、ハイパス回路が、ＥＳＤパルスが生じる時にチャージャブル回路の充電を引き起こすのに用いられる。チャージャブル回路は、論理回路を制御して、ＤＣ−ＤＣコンバータのスイッチングトランジスタを導電性にする。従って、集積回路がまだ回路に搭載されていなくとも、ＥＳＤ保護が提供される。ＤＣ−ＤＣ変換用のスイッチングトランジスタも、このＥＳＤ保護を提供するのに用いられ、そのため、追加の回路面積が放電トランジスタ用に犠牲にされる必要は、ない、又は、より少ない。]
図面の簡単な説明

[0010] これら及び他の目的と、有利な態様は、例となる実施形態の説明から、以下の図面を用いて明らかになるであろう。
図１はＤＣ−ＤＣコンバータ回路を備える集積回路を示す。
図２はＤＣ−ＤＣコンバータ回路を示す。
図３は論理回路を示す。
図４は論理回路を示す。] 図１ 図２ 図３ 図４
実施例

[0011] 図１はＤＣ−ＤＣコンバータを示し、ＤＣ−ＤＣコンバータの一部は集積回路１０に含まれている。さらに、ＤＣ−ＤＣコンバータはキャパシタとインダクタ１８とを備え、それらは集積回路１０に結合されている。組み立てに先立って、集積回路１０は、別々に、つまりキャパシタ及び／又はインダクタ１８に接続されずに、取り扱われ得る。] 図１
[0012] 集積回路１０は、制御回路１１、第１のスイッチングトランジスタ１２、第２のスイッチングトランジスタ１４、第１及び第２の論理回路１３，１５、ＥＳＤ検出器回路１６およびチャージャブル回路１７を備える。制御回路１１は、任意の適切なＤＣ−ＤＣコンバータ制御回路であり得る。このような回路はそれ自体が知られている。制御回路１１は、ＤＣ−ＤＣコンバータの様々な部分に結合された入力（図示せず）を有し得、それにより電圧及び／又は電流を測定し、それから出力制御信号を得る。制御回路１１は、第１及び第２の論理回路１３，１５の第１の論理入力に結合された出力を有する。]
[0013] 第１の論理回路１３は、第１のスイッチングトランジスタ１２のゲートに結合された出力を有する。第１のスイッチングトランジスタ１２は、集積回路１０の第１及び第２の端子１０ａ，ｂ間に結合された主電流チャネルを有する。第２の論理回路１５は、第２のスイッチングトランジスタ１４のゲートに結合された出力を有する。第２のスイッチングトランジスタ１４は、集積回路１０の第２の端子１０ｂと第３の端子１０ｃとの間に結合された主電流チャネルを有する。第１及び第２のスイッチングトランジスタ１２，１４は、各々ＮＭＯＳ及びＰＭＯＳ電界効果トランジスタ、ＰＭＯＳ及びＮＭＯＳ電界効果トランジスタ、又は、同様なトランジスタのような、互いに逆導電型のトランジスタであり得る。第１の端子１０ａは接地端子であり得、特に、半導体基板部分またはウェルに結合され得、第１のスイッチングトランジスタ１２は実現される。第３の端子１０ｃは、基板部分またはウェルに接続され得、第２のスイッチングトランジスタ１４は実現される。第１のスイッチングトランジスタ１２及び第２のスイッチングトランジスタ１４は、“ノーマリー・オフ”トランジスタであり得、それは、それらがゼロのゲート・ソース電圧で有意な導電性がないようなレベルのしきい値を有するトランジスタである。]
[0014] 通常動作のために、集積回路１０は、インダクタ１８の様な外部の回路と、例えばプリント回路基板上に、組み立てられる。電源がスイッチをオンにされると、制御回路１１は動作状態になり、そして、それは第１及び第２のスイッチングトランジスタ１２，１４のオン／オフ・スイッチングを制御し、ＤＣ−ＤＣコンバータ動作を任意の適切な方法で提供する。]
[0015] ＤＣ−ＤＣコンバータ動作は、それ自体が知られているので、このことは説明されないであろう。]
[0016] 集積回路１０が他の回路素子と組み立てられる前又は後、電源がスイッチをオンにされない時、静電気放電は集積回路１０の端子間の電圧パルスをもたらし得る。第１のスイッチングトランジスタ１２がＮＭＯＳトランジスタである時、それは、第２の端子１０ｂの電圧が第１の端子１０ａに対して負になるパルスを、その固有のダイオードに起因してショートさせるであろう。同様に、第２のトランジスタ１４がＰＭＯＳトランジスタである時、第３の端子１０ｃの負のパルスはショートされるであろう。第２の端子１０ｂ又は第３の端子１０ｃの電圧が第１の端子１０ａに対して正（又は、逆極性のトランジスタの場合は負）になる時、問題が発生する。ＥＳＤ検出器回路１６は、チャージャブル回路１７と第１及び第２の論理回路１３，１５と一緒に、このような環境下で作動し、ダメージから保護する。]
[0017] ＥＳＤ検出器回路１６は、集積回路１０内に設けられると共に、第１のキャパシタ１６０、第１の抵抗器１６２、及び、検出トランジスタ１６４を備える。チャージャブル回路１７は、集積回路１０内に同様に設けられると共に、第２のキャパシタ１７０及び第２の抵抗器１７２を備える。第１のキャパシタ１６０は、第３の端子１０ｃと検出トランジスタ１６４のゲートとの間に結合されている。第１の抵抗器１６２は、検出トランジスタ１６４のゲートと第１の端子１０ａとの間に結合されている。留意され得るように、第１のキャパシタ１６０と第１の抵抗器１６２は共に、微分回路（differentiator circuit）を形成する。検出トランジスタ１６４は、“ノーマリー・オフ”トランジスタであり、それは、そのゲートと第１の端子１０ａとの間のゼロ電圧で、有意な電流を伝えない。実施形態では、第１のスイッチングトランジスタ１２は各々ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタであり、検出トランジスタ１６４は各々ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタであり得る。]
[0018] 第２のキャパシタ１７０と第２の抵抗器１７２は、第３の端子１０ｃと検出トランジスタ１６４のドレインとの間に並列に結合されている。検出トランジスタ１６４のソースは、第１の端子１０ａに結合されている。検出トランジスタ１６４のドレインは、論理回路１３，１５の第２の入力に結合されている。論理回路１３，１５は、従来の論理ゲートを備え得、それは、出力ノードと第１の端子１０ａとの間に直列又は並列に結合された主電流チャネルを有する第１のトランジスタと、出力ノードと第３の端子１０ｃとの間に直列又は並列に結合された主電流チャネルを有する第２のトランジスタと、を備え、第１及び第２のトランジスタは、互いに逆の導電型であり、論理回路の入力はトランジスタの制御電極に結合されている。]
[0019] 静電気放電（ＥＳＤ）から保護する動作で、ＥＳＤ検出器回路１６は、ＥＳＤに起因する第１の端子１０ａと第３の端子１０ｃとの間の高速な立ち上がりの電圧差に応答する。実施形態で、第１のキャパシタ１６０と第１の抵抗器１６２は、１０ナノ秒のＲＣ時間（RC time）をもたらす、抵抗及び容量値を有する。実施形態で、抵抗及び容量値は、ＲＣ時間が、ＤＣ−ＤＣコンバータの通常動作の一部として生じる何れの信号の立ち上がり時間よりも短い様に、選択される。このことは、電源が集積回路に接続されている時に、ＥＳＤ検出器回路１６が通常動作で機能しないという効果を有する。]
[0020] 実施形態で、第１のスイッチングトランジスタ１２がＮＭＯＳトランジスタであり、ＥＳＤに起因する第１の端子１０ａと第３の端子１０ｃとの間の電圧差に十分高速な立ち上がりが存在する時、第１のキャパシタ１６０と第１の抵抗器１６２は、検出トランジスタ１６４のゲート電圧を検出トランジスタ１６４のしきい値電圧より高く上昇させる。その結果、検出トランジスタ１６４のドレインの電圧は第１の端子１０ａの電圧に引き寄せられ、そして、第２のキャパシタ１７０は、ほぼ第１の端子１０ａと第３の端子１０ｃとの間の電圧に充電される。高速な立ち上がり後、第１の端子１０ａと第３の端子１０ｃとの間のＥＳＤ誘発電圧差は、一般的に、より低速に、例えば１マイクロ秒で低下する。第２のキャパシタ１７０と第２の抵抗器１７２は、このオーダー又はより長い、例えば１マイクロ秒のＲＣ時間をもたらす抵抗及び容量値を有する。第１のキャパシタ１６０と第１の抵抗器１６２の高速に微分する応答により、検出トランジスタ１６４は、この期間において非導電性になる。第２のキャパシタ１７０は、次に、第３の端子１０ｃと論理回路１３，１５の第２の入力との間の電圧差を保持する。]
[0021] 論理回路１３，１５は、通常の電源が第１及び第３の端子１０ａ，ｃ間で利用できる時、及び、電源電圧の代わりのＥＳＤに起因する電圧で、両方、機能する。後者の場合、電圧が第２のキャパシタ１７０と第２の抵抗器１７２にわたって生じた時、第２のキャパシタ１７０の電荷に起因する電圧が論理回路１３，１５への入力として用いられる。第１の論理回路１３は、第１のスイッチングトランジスタ１２のゲート及びソースを、第３の端子１０ｃに結合する。従って、一般的に各々通常動作の間又はＥＳＤパルスの後の場合である（第２のスイッチングトランジスタ１４のソースが第３の端子１０ｃに結合されている）、十分な電圧差が第１及び第３の端子１０ａ，ｃ間に存在するという条件で、制御回路１１がその様にする信号を供給する時、及び、検出トランジスタ１６４が導電性にされた後で、両方、この電圧はそのしきい値レベルより高く上昇される。同様に、第２の論理回路１５は、第２のスイッチングトランジスタ１４のゲートを第１の端子１０ａに結合する。従って、一般的に各々通常動作の間又はＥＳＤパルスの後の場合である（第２のスイッチングトランジスタ１４のソースが第３の端子１０ｃに結合されている）、十分な電圧差が第１及び第３の端子１０ａ，ｃ間に存在するという条件で、制御回路１１がその様にする信号を供給する時、及び、検出トランジスタ１６４が導電性にされた後で、両方、このことは、第２のスイッチングトランジスタ１４のソースとゲートとの間の電圧を、そのしきい値レベルより高く上昇する。]
[0022] このようにして、両方の第１及び第２のスイッチングトランジスタ１２，１４は、第１の端子１０ａと第３の端子１０ｃとの間の高速な立ち上がりの電圧差に応答して、導電性にされ、そして、十分な電圧差が第１及び第３の端子１０ａ，ｃ間に存在するという条件で、それらは、第２のキャパシタ１７０と第２の抵抗器１７２によって決定される期間の間、導電性のままである。従って、過剰なＥＳＤに起因した電荷の差は、第１の端子１０ａ及び第３の端子１０ｃ間で除去される。]
[0023] 通常動作で、両方の第１及び第２のスイッチングトランジスタ１２，１４を同時に導電性にすることは、通常好ましくないことに留意すべきである。というのも、このことは、電源とトランジスタに起こり得るダメージを与える効果がある、トランジスタを介した電源のショートをもたらすからである。通常動作で、第１及び第２のスイッチングトランジスタ１２，１４のゲート電圧は、制御回路１１により制御される。制御回路１１に制御されて、第１及び第２のスイッチングトランジスタ１２，１４の多くて１つが、その時に導電性にされる。好ましくは、論理回路１３，１５は、動作させる前に開路（ブレーク）を提供し、状態間のスイッチング時、第１及び第２のスイッチングトランジスタ１２，１４が導電性であるオーバーラップを除外するように構成される。]
[0024] しかし、ＥＳＤ検出器回路１６に応答して、両方の第１及び第２のスイッチングトランジスタ１２，１４は、同時に導電性にされる。通常動作で、ＥＳＤ検出器回路１６は、動作状態になる必要はない。というのも、それは非常に高速なＥＳＤパルスのみに応答するからである。]
[0025] トランジスタの固有の特性の結果、第２の端子１０ｂでの異常なＥＳＤ電圧は、第１の端子１０ａ又は第３の端子１０ｃへの電流を、第１のスイッチングトランジスタ１２又は第２のスイッチングトランジスタ１４の基板を介して引き起こすであろう、ということが注目され得る。その結果、１つの極性のＥＳＤパルスに関して、第１の端子１０ａと第３の端子１０ｃとの間に直接的に、且つ、第２の端子１０ｂに第３の端子１０ｃと第２のスイッチングトランジスタ１４とを介して間接的に、結合された、示される様なＥＳＤ検出器回路１６を備えることは、十分であり得る。]
[0026] 第２のスイッチングトランジスタ１４の入力側に結合された検出器回路１６を用いることが好ましい。代替案として、又は、追加で、ＥＳＤ検出器回路１６のような、ただし、第１の端子１０ａと第２の端子１０ｂとの間に直接的に結合された、検出器回路が備えられ得る（図示せず）。これは、より高い周波数の信号が、通常の使用の間、検出器の入力に存在するであろうという、誤った検出の危険性がある不都合を有する。より複雑なハイパスフィルタがＥＳＤパルスのみを検出するのに必要とされ得る。さもなければ、通常の使用が検出された時に検出器を無効にする、いくつかのＥＳＤ検出を無効にする危険性があるディスエーブル入力が必要とされるであろう。第１の端子１０ａと第２の端子１０ｂとの直接的な間の、この様な検出器を備えて、追加の検出器により制御される論理回路１３，１５のトランジスタは、第３の端子１０ｃの代わりに第２の端子１０ｂに結合されたそれらの主電流チャネルを有し得る。このことは、より多くの電荷が除去されるであろうことを確実にする。第３の端子１０ｃに結合されたそれらの主電流チャネルを有する、論理回路１３，１５の他のトランジスタは、第３の端子１０ｃに結合され続け得、その結果、通常動作は妨げられない。また、共用された検出器回路が、両方の第２の端子１０ｂと第３の端子１０ｃとの各々に直接的に結合されるフロントエンド入力と共に、用いられ得る。]
[0027] 第１のスイッチングトランジスタ１２と第２のスイッチングトランジスタ１４が、第３の端子１０ｃと第１の端子１０ａとの間のＥＳＤパルスの検出に応答して、同時に導電性にされる実施形態が示されたが、代わりに、第１のスイッチングトランジスタ１２のみが、第２の端子１０ｂと第１の端子１０ａとの間のＥＳＤパルスに応答して、検出器回路が備えられてこれらの端子間のパルスを検出する時、導電性にされ得ることに留意すべきである。第３の端子１０ｃと第１の端子１０ａとの間に結合された主電流チャネルを有する、追加のスイッチングトランジスタ（図示せず）が、ゲートが第３の端子１０ｃと第１の端子１０ａとの間のＥＳＤパルスを検出する検出器回路に結合されて、備えられ得る。従って、この追加のトランジスタは、第３の端子１０ｃと第１の端子１０ａとの間のＥＳＤパルスに応答して、導電性にされ得る。]
[0028] 動作は、第１のスイッチングトランジスタ１２がＮＭＯＳトランジスタであると共に第２のスイッチングトランジスタ１４がＰＭＯＳトランジスタである一例に関して説明されたが、当然、第１のスイッチングトランジスタ１２がＰＭＯＳトランジスタであり得ると共に第２のスイッチングトランジスタ１４がＮＭＯＳトランジスタであり得る。この場合、検出トランジスタ１６４は、同様にＰＭＯＳトランジスタであり得る。この場合、電圧差の反転された極性に対して生じる事象を除いて、同じ動作が生じる。]
[0029] 検出器回路１６は様々な代わりの方法で実現され得ることが、理解されるべきである。例えば、図示される様な最小数の部品を有する微分回路の代わりに、ハイパス特性を有する抵抗とキャパシタの任意のネットワークが用いられ得る。同様に、単独の検出トランジスタ１６４の代わりに、トランジスタの組み合わせが用いられ得ると共に、第２のキャパシタ１７０と第２の抵抗器１７２の代わりに、検出トランジスタ１６４からの電流に応答して電圧が作られるようにする、任意の負荷回路が用いられ得る。例えば、複数の抵抗器の直列の配置が用いられ得、高い抵抗値を提供する。例えば、論理的に反転した信号が通常動作の間に制御回路１１から供給されるときに、又は、論理回路１３，１５が、例えば、制御回路１１の論理機能の一部として、追加の論理入力を用いて他の論理機能を実行するために用いられるときに、論理回路１３，１５の代わりに、異なる機能を有する回路が用いられ得る。]
[0030] 図２は、第１及び第２のトランジスタが、並列の主伝導チャネルを有する複数のスイッチングトランジスタ２０，２０ａ，２２，２２ａにより各々置換された、ＤＣ−ＤＣコンバータ回路を示す。一例として２つのトランジスタが示されているが、より多くの物が用いられ得る。通常動作で、制御回路１１は、各々の複数の異なるトランジスタの個々のスイッチングを、論理回路２３，２５によって制御する。このことは、それ自体知られており、そして、それはＤＣ−ＤＣコンバータの動作に用いられ得、それにより、例えば、端子１０ａ−ｃが互いに結合されているインピーダンスを選択する。] 図２
[0031] ＥＳＤパルスを扱うために、論理回路２３，２５は、制御回路からの何れの（スプリアス（誤った））信号をも退け、そして、全てのスイッチングトランジスタ２０，２０ａ，２２，２２ａを、ＥＳＤパルスの検出に応答して導電性にする。]
[0032] 図３及び４は、論理回路２３，２５の実施形態を示す。図３は、第１のスイッチングトランジスタ２０，２０ａを制御する論理回路を示す。論理回路は、第１及び第２のＮＡＮＤゲート３０，３２と、その論理入力信号Ａ，Ｂ，Ｃの論理機能ＮＡＮＤ（Ａ，ＯＲ（Ｂ，Ｃ））を作る複合論理回路３４とを含む。一例として、複合論理回路３４のトランジスタ構造が示されている。ＮＡＮＤゲート３０，３２と複合論理回路３４の正及び負電源が、第１及び第３の端子１０ａ，ｃに結合されている。第１のＮＡＮＤゲート３０の入力信号は、制御回路（図示せず）により供給される。従って、第１のＮＡＮＤゲート３０は、制御回路の一部として見なされ得る。] 図３
[0033] ＥＳＤ検出は、通常動作で用いられる第１のスイッチングトランジスタの第１及び第２のもの２０，２０ａの制御における区別を無効にする、ことに留意すべきである。第１のスイッチングトランジスタの第１のもの２０に関して、第１のスイッチングトランジスタの第１のもの２０のゲート電圧は、第１のＮＡＮＤゲート３０の出力信号によって決まる。第１のスイッチングトランジスタの第１のもの２０のゲート電圧は、第２のＮＡＮＤゲート３２によって、第１のＮＡＮＤゲート３０の出力信号と、ＥＳＤ検出器回路１６及びチャージャブル回路１７により生成される信号とのＮＡＮＤとして、出力３６にて供給される。従って、第１のスイッチングトランジスタの第１のもの２０のゲートは、チャージャブル回路１７からの信号が第３の端子１０ｃに対して低い時、第２のＮＡＮＤゲート３２のトランジスタ（図示せず）を介して、第３の端子１０ｃに結合される。通常動作で、チャージャブル回路１７は、論理ハイを出力する。この場合、第１のスイッチングトランジスタの第１のもの２０のゲート電圧は、第１のＮＡＮＤゲート３０の出力信号によって決まる。]
[0034] 第１のスイッチングトランジスタの第２のもの２０ａに関して、第１のスイッチングトランジスタの第２のもの２０ａのゲート電圧は、出力３８にて複合論理回路３４によって供給される。通常動作で、第１のＮＡＮＤゲート３０からの信号に加えて、制御回路からの追加の信号が複合論理回路の入力３４ａにて必要とされ、第１のスイッチングトランジスタの第２のもの２０ａのゲートをハイに駆動する。ＥＳＤの検出次第、第１のスイッチングトランジスタの第２のもの２０ａのゲートは、チャージャブル回路１７からの信号が第３の端子１０ｃに対して低い時、複合論理回路３４のトランジスタを介して第３の端子１０ｃに結合される。]
[0035] さらに、有利な態様は、チャージャブル回路からの出力が、スイッチングトランジスタ２０のゲートに結合された、最終の論理ステージを制御するのに用いられることに留意され得る。従って、高速な応答と、スプリアス信号からの独立とが実現される。より前のステージの制御も可能であるが、効果がより低い。]
[0036] 図４は、第２のスイッチングトランジスタ２２，２２ａを制御する論理回路を示す。論理回路は、第１及び第２のＮＯＲゲート４４，４６と、複合論理回路４０とを含む。ＮＯＲゲート４４，４６と複合論理回路４０の正及び負電源が、第１及び第３の端子１０ａ，ｃに結合されている。複合論理回路４０は、その論理入力信号Ａ，Ｂ，Ｃ，Ｄの論理機能ＮＯＲ（Ａ，ＡＮＤ（Ｂ，Ｃ，Ｄ））を作るように構成されている。入力信号Ｂ，Ｃ，Ｄは制御回路（図示せず）から来ると共に、入力信号Ａはチャージャブル回路１７からの信号を論理的に反転させることで得られる。複合論理回路４０の出力４８ａは、第２のスイッチングトランジスタの第１のもの２２のゲートに結合されている。従って、チャージャブル回路１７の出力での論理ロー信号は、複合論理回路４０のトランジスタ（図示せず）に、第２のスイッチングトランジスタの第１のもの２２のゲートを第１の端子１０ａに結合させる。複合論理回路４０の出力は、第１及び第２のＮＯＲゲート４４，４６の直列の配置を介して、第２のスイッチングトランジスタの第２のもの２２ａのゲートに、出力４８ｂにて結合されている。] 図４
[0037] 第１のＮＯＲゲート４４は、第２のスイッチングトランジスタの第２のもの２２ａの駆動を無効にする追加信号用の、制御回路の出力に結合された入力４４ａを有する。第２のＮＯＲゲート４６は、インバータを介してチャージャブル回路に結合された入力を有する。従って、ＥＳＤ検出に起因するチャージャブル回路の出力での論理ローは、第２のＮＯＲゲート４６のトランジスタ（図示せず）に、第２のスイッチングトランジスタの第２のもの２２ａのゲートを第１の端子１０ａに結合させる。]
[0038] この場合もまた、チャージャブル回路からの出力は、第２のスイッチングトランジスタ２２ａのゲートに結合された、最終の論理ステージを制御するのに用いられる。従って、高速な応答と、スプリアス信号からの独立とが実現される。]
[0039] 理解される様に、図１の実施形態の論理回路１３，１５の構造は、１つだけの出力が第１の出力トランジスタ１２に、且つ、１つが第２の出力トランジスタ１４に必要とされることを除き、同様であり得る。また、当然、同様な論理機能の異なる実施が用いられ得、又は、制御回路１１からの１つ又は複数の信号に基づく異なる論理が用いられ得る。] 図１
[0040] 開示された実施形態の他の変形例は、クレームされた発明を実施するときに、図面、開示及び添付された請求項の検討から、当業者に理解されると共に達成され得る。請求項で、語句「備える（”comprising”）」は他の要素又はステップを除外せず、且つ、不定冠詞「１つの（”a”又は”an”）」は複数を除外しない。１つのプロセッサ又は他の装置は、請求項に記載された様々な事項の機能を実行し得る。ある手段が互いに異なる従属請求項に記載されているという単なる事実は、これらの手段の組み合わせが有利に用いられ得ないということを示さない。コンピュータプログラムは、他のハードウェアと一緒に又はその一部として供給された光記録媒体又は固体媒体のような、適切な媒体に記録／配布され得る。しかし、それはインターネット、又は、他の有線若しくは無線通信システムを介する様な、他の形態でも配布され得る。請求項の何れの参照記号も、範囲を限定するように解釈されるべきではない。]

权利要求:

請求項1
ＤＣ−ＤＣコンバータの回路を備える集積回路（１０）であって、前記ＤＣ−ＤＣコンバータの前記回路は、制御回路（１１）と、前記集積回路（１０）の第１及び第２の端子（１０ａ，ｂ）間に結合されたスイッチングトランジスタ（１２，２０）と、を含み、前記集積回路（１０）は、さらに、静電気放電保護回路を備え、前記静電気放電保護回路は、−出力を有すると共に、前記第１及び第２の端子（１０ａ，ｂ）間に結合された入力を有する、ハイパスフィルタ回路（１６０，１６２）と、−前記ハイパスフィルタ回路（１６０，１６２）の前記出力に結合された制御電極と、主電流チャネルと、を有する検出トランジスタ（１６４）と、−前記第１及び第２の端子（１０ａ，ｂ）間の前記主電流チャネルに直列に結合されたチャージャブル回路（１７）と、−前記検出トランジスタ（１６４）の前記主電流チャネルと前記チャージャブル回路（１７）との間のノードに結合された論理入力と、前記制御回路（１１）の出力に結合された追加の論理入力と、を有する論理回路（１３）と、を備え、前記論理回路（１３）は、前記スイッチングトランジスタ（１２，２０）の制御電極に結合された出力を有し、前記論理回路は、前記検出トランジスタ（１６４）が導電性になる時に前記スイッチングトランジスタ（１２，２０）を導電性にする論理機能を有する、集積回路。
請求項2
−前記集積回路の前記第２の端子（１０ｂ）と第３の端子（１０ｃ）との間に結合された主電流チャネルを有する、追加のスイッチングトランジスタ（１４，２２）を備え、前記スイッチングトランジスタ（１２，２０）と前記追加のスイッチングトランジスタ（１４，２２）とは、互いに逆の極性を有し、−前記ノードと、前記追加のスイッチングトランジスタ（１４，２２）の制御電極と、の間に結合された追加の論理回路（１５）を備え、前記追加の論理回路は、前記検出トランジスタ（１６４）が導電性になる時に前記追加のスイッチングトランジスタ（１４，２２）を導電性にする論理機能を有する、請求項１に記載の集積回路。
請求項3
前記論理回路（１３）と、前記追加の論理回路（１５）とは、前記第１及び第３の端子（１０ａ，ｃ）に各々結合された電源入力を有する、請求項２に記載の集積回路。
請求項4
追加のスイッチングトランジスタ（２０ａ）を備え、前記スイッチングトランジスタ（２０）と前記追加のスイッチングトランジスタ（２０ａ）とは、並列に結合された主電流チャネルを有し、前記論理回路（１３）は、前記スイッチングトランジスタ（２０）と前記追加のスイッチングトランジスタ（２０ａ）とを、個々にスイッチオフするための入力を有し、前記論理回路（１３）は、前記検出トランジスタ（１６４）が導電性になる時に、両方の前記スイッチングトランジスタ（２０）と前記追加のスイッチングトランジスタ（２０ａ）とを導電性にするように構成されている、請求項１に記載の集積回路。
請求項5
前記ハイパスフィルタ回路（１６０，１６２）のカットオフ周波数は、少なくとも、前記ハイパスフィルタ回路（１６０，１６２）が、前記集積回路（１０）の通常動作において前記制御回路（１１）により生成された任意の信号に応答して生成された全ての信号を遮断するだけ、高い、請求項１に記載の集積回路。
請求項6
前記集積回路の前記第２の端子（１０ｂ）と、第３の端子（１０ｃ）と、の間に結合された主電流チャネルを有する追加のスイッチングトランジスタ（１４，２２）を備え、前記第３の端子（１０ｃ）は、ＤＣ−ＤＣ変換動作用の前記集積回路の電源入力として機能し、前記ハイパスフィルタ回路（１６０，１６２）と、チャージャブル回路（１７）及び前記検出トランジスタ（１６４）の前記主電流チャネルの前記直列の配置とは、各々、前記第１及び第３の端子（１０ａ，ｃ）間に直列に、且つ、前記第２の端子（１０ｂ）に前記追加のスイッチングトランジスタ（１４，２２）の前記主電流チャネルを介して、結合されている、請求項５に記載の集積回路。
請求項7
前記論理回路（１３）は、前記スイッチングトランジスタ（１２，２０）の前記制御電極と、前記第２の端子（１０ｂ）に直接的に又は間接的に結合される電源ノードと、の間に結合された主電流チャネルを有する論理トランジスタを備え、前記論理トランジスタは、前記検出トランジスタ（１６４）の前記主電流チャネルと、前記チャージャブル回路（１７）と、の間の前記ノードに結合された制御電極を有し、そのため、前記論理トランジスタの前記制御電極の電圧は、前記検出トランジスタ（１６４）の前記主電流チャネルと、チャージャブル回路（１７）と、の間の前記ノードの論理レベルの１対１の関数である、請求項１に記載の集積回路。